EDA软件在集成电路的各个开发阶段都发挥着重要作用。常用的EDA工具主要来自三家公司：Synopsys、Cadence和Mentor（已被Siemens收购）。他们各家有各自的优势，Synopsys的优势在于数字前端、数字后端和PT signoff。Cadence的优势在于模拟设计和数字后端。Mentor的优势是Calibre signoff和DFT。 下面结合数字IC芯片设计流程，介绍使用到的EDA软件。
逻辑综合：将高级语言描述（如Verilog、VHDL）转换为门级网表。 • DC（Design Compiler）：将高级语言描述（如Verilog、VHDL）转换为门级网表，支持高性能和低功耗设计。 • Genus（Genus Synthesis Solution）：Cadence的逻辑综合工具，提供高效的设计优化和快速收敛。 静态时序分析 (STA)：用于验证设计是否满足时序要求。 • PT（PrimeTime）：用于验证设计是否满足时序要求，支持大规模集成电路的时序分析。 • Tempus（Tempus Timing Signoff Solution）：Cadence的时序签核工具，提供快速且准确的时序分析。 物理实现（布局布线）： • IC Compiler II：Synopsys的物理实现工具，支持高性能、低功耗设计，适用于复杂SoC。 • Innovus（Innovus Implementation System）：Cadence的物理实现工具，提供从布局到布线的全流程解决方案。 • Calibre（Calibre nmPlatform）：Mentor Graphics的物理验证平台，支持DRC（设计规则检查）和LVS（布局与原理图一致性检查）。 形式验证：确保设计的功能正确性。 • Formality：Synopsys的形式验证工具，用于等价性检查，确保设计的功能正确性。 • Conformal：Cadence的形式验证解决方案，支持复杂的等价性检查和功能验证。 功耗分析与优化： • PrimePower：Synopsys的功耗分析工具，帮助设计人员优化芯片的功耗性能。 • PowerPro：Cadence的功耗分析工具，提供详细的功耗评估和优化建议。 功能仿真：确保设计的功能正确性。 • VCS（VCS Simulator）：Synopsys的功能验证工具，支持SystemVerilog、UVM等验证语言，适用于大规模SoC设计的快速仿真。 • Xcelium：Cadence的功能验证解决方案，提供高性能的仿真和验证能力，支持大规模SoC设计。 设计规则检查 (DRC) 和 布局与原理图一致性检查 (LVS)： • Calibre：Mentor Graphics的物理验证工具，广泛应用于3nm及更先进工艺节点的设计，确保版图符合制造工艺要求。 • IC Validator：Synopsys的物理验证工具，支持复杂的DRC和LVS检查，确保设计的可制造性。 寄生参数提取 (PEX)： • StarRC：Synopsys的寄生参数提取工具，用于提取寄生电阻和电容，确保时序和信号完整性。 • Quantus QRC：Cadence的寄生参数提取工具，提供详细的寄生参数提取和分析，支持大规模SoC设计。